更新时间：2020-08-10 18:03:21
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版权信息
内容简介
英特尔FPGA中国创新中心系列丛书组委会
推荐序（一）
张瑞 英特尔FPGA中国创新中心 总经理
推荐序（二）
前言
学习说明
第1章 数字逻辑基础
1.1 数字逻辑的发展史
1.2 SPICE仿真工具基础
1.3 开关系统
1.4 半导体数字集成电路
1.5 基本的逻辑门及其特性
1.6 逻辑代数理论
1.7 逻辑表达式的化简
1.8 毛刺的产生及消除
1.9 数字码制的表示和转换
第2章 数字逻辑电路
2.1 组合逻辑电路
2.2 时序逻辑电路
2.3 存储器
2.4 有限自动状态机
第3章 可编程逻辑器件原理
3.1 可编程逻辑器件的发展历史
3.2 可编程逻辑器件的典型工艺
3.3 简单可编程逻辑器件的结构
3.4 复杂可编程逻辑器件的结构
3.5 现场可编程门阵列的结构
第4章 Quartus Prime Standard集成开发环境的原理图设计流程
4.1 Quartus Prime Standard集成开发环境的概述
4.2 Quartus Prime Standard集成开发环境的下载和安装
4.3 获取Quartus Prime Standard集成开发环境的许可文件
4.4 设计原理
4.5 建立新的设计工程
4.6 添加原理图设计文件
4.7 添加引脚约束文件
4.8 生成编程文件并下载设计
第5章 Quartus Prime集成开发环境的HDL设计流程
5.1 Quartus Prime集成开发环境的设计流程
5.2 设计原理
5.3 建立新的设计工程
5.4 创建Verilog HDL设计文件
5.5 分析和综合
5.6 行为仿真
5.7 添加约束条件
5.8 设计的适配
5.9 时序分析
5.10 设计的装配
5.11 设计的下载
5.12 编程器件内的存储器
第6章 Verilog HDL规范
6.1 Verilog HDL的发展
6.2 Verilog HDL的程序结构
6.3 Verilog HDL的描述方式
6.4 Verilog HDL的要素
6.5 Verilog HDL数据类型
6.6 Verilog HDL中的表达式
6.7 Verilog HDL中的分配
6.8 Verilog HDL的门级和开关级描述
6.9 Verilog HDL用户自定义原语
6.10 Verilog HDL行为级描述语句
6.11 Verilog HDL中的任务和函数
6.12 Verilog HDL层次化结构
6.13 Verilog HDL设计配置
6.14 Verilog HDL指定块
6.15 Verilog HDL时序检查
6.16 Verilog HDL SDF逆向注解
6.17 Verilog HDL系统任务和函数
6.18 Verilog HDL的VCD文件
6.19 Verilog HDL编译器指令
6.20 Verilog HDL（IEEE 1364—2005）关键字列表
第7章 基本数字逻辑单元的Verilog HDL描述
7.1 组合逻辑电路的Verilog HDL描述
7.2 数据运算操作的Verilog HDL描述
7.3 时序逻辑电路的Verilog HDL描述
7.4 存储器的Verilog HDL描述
7.5 有限自动状态机的Verilog HDL描述
7.6 算法状态机的Verilog HDL描述
第8章 复杂数字系统的设计与实现
8.1 设计所用外设的原理
8.2 系统中各个模块的功能
8.3 创建新的设计工程
8.4 Verilog HDL复杂数字系统的设计流程
8.5 添加引脚约束条件
8.6 设计的处理与下载
第9章 处理器核的原理、设计与进阶
9.1 简单处理器核的设计原理
9.2 简单处理器核的设计与实现
9.3 由简单处理器核构成处理器系统
9.4 扩展处理器核的设计原理
9.5 扩展处理器核的设计与实现
9.6 添加七段数码管控制器模块
9.7 添加状态寄存器模块
第10章 片上嵌入式系统的构建与实现
10.1 片上嵌入式系统的概念
10.2 AMBA
10.3 AHB
10.4 APB
