1.3 基于目标阻抗的PDN设计
1.3.1 目标阻抗的定义
早期的数字IC工作频率低、固有功耗低、电压噪声容限大、电源（功率）传输容易满足，电源完整性（PI）问题并不严重。随着半导体工艺[如Flash存储器工艺54nm→32nm（2010年）→22nm→11nm→8nm]和封装集成的发展，更多的晶体管集成到单个芯片中，微处理器和芯片的功耗不断增加，电源电压不断减小，时钟频率不断提高。例如，微处理器的时钟频率从386的16MHz上升到英特尔酷睿i系列处理器（i3/i5/i7，2010年）的3GHz以上，功耗从5W增加到两百多瓦，相应的电源电压从5V下降到1.0V以下，电压噪声容限也随之减小。
2008年国际半导体技术路线图（ITRS）预测的微处理器的发展趋势，如表1.3.1所示。互连间距将在2022年减小到11.3nm，芯片内时钟频率将增大到14.3GHz，供电电压将降低到0.8V，与之相对应的功率密度将增大到1.73W/mm2。这样的发展趋势意味着需要用更低的DC电压来提供更大的且变化率达到GHz的瞬态电流。当处于更高的工作频率时，由于PDN的分布和寄生效应，GHz区域的PDN噪声将变得异常严重。DC供电电压的降低，使得噪声容限也随之减小，并且由于宽频噪声的存在，PDN设计将变得更富有挑战性。
表1.3.1 2008年国际半导体技术路线图预测的微处理器的发展趋势
〖举例〗英特尔?Stratix?FPGA，从130nm的Stratix Ⅰ器件系列到40nm的Stratix Ⅳ器件系列，内核电源电压从1.5V降低至0.9V，电流从0.9A上升到1.6A。逻辑单元（Logic Elements，LEs）从Stratix Ⅰ器件系列的79K增加到Stratix Ⅳ器件的最大数量为681K，增加了约8.6倍。
目标阻抗是衡量PDN的重要参数。电源供电示意图如图1.3.1所示。目标阻抗Ztarget的定义为
图1.3.1 电源供电示意图
式中，Ztarget为目标阻抗；VDD为电源电压；tolerance为允许的电压波动；Imax为负载所需的最大电流；Imin为负载所需的最小电流。最大瞬态变化电流ΔI=Imax-Imin。
〖举例〗一个FPGA系统，电源电压为1.6V，需要提供的最大电流为56A，最小电流为28A，即负载阻抗变化为28～57mΩ，允许的电压波动为±5%，可以求得目标阻抗为2.8mΩ，等效电路、电压和电流波形如图1.3.2所示。
图1.3.2 等效电路、电压和电流波形
图1.3.2 等效电路、电压和电流波形（续）
正如ITRS预测的那样，微处理器的目标阻抗在不断地下降。例如，2003年，150W、1.2V微处理器的目标阻抗为0.5mΩ；到2010年，218W、0.6V的微处理器的目标阻抗已经低至0.1mΩ。
面对在这种高功耗、低电压、大电流、高时钟频率的设计要求，如何为高速数字系统提供干净的、稳定的电源及有效处理PDN引起的噪声干扰，已经成为当今高速数字系统设计必须考虑的重要问题。
1.3.2 基于目标阻抗的PDN设计方法
如图1.3.3所示，基于目标阻抗的PDN设计方法将PDN看成一个系统，以平均交流电流激励PDN，为使PDN的输出电压波动小于电源噪声容限，PDN的输入阻抗必须小于目标阻抗[1,2]。如图1.3.4所示，为了使PDN的输入阻抗低于目标阻抗，需要多个不同容量的电容并联以获得平坦的输入阻抗特性[33]。一个设计实例如图1.3.5所示。
图1.3.3 PDN的输入阻抗
图1.3.4 采用多个不同容量的电容并联以获得平坦的PDN输入阻抗特性
图1.3.5 采用多个不同容量的电容并联以获得平坦的PDN输入阻抗特性的设计实例
基于目标阻抗的PDN设计方法将PDN设计成满足在感兴趣的带宽范围内，从IC看过去的输入阻抗小于某一给定的目标阻抗值，以确保电源噪声可以控制在系统预算的噪声容限范围内。频率范围一般为IC的工作频率。去耦电容的应用改变了PDN的输入阻抗，为了使PDN的输入阻抗满足目标阻抗的要求，使输入阻抗低于目标阻抗，需要多个不同容量的电容并联以获得平坦的输入阻抗。
基于目标阻抗的PDN设计方法利用电容谐振频率周围阻抗达到最小的特性来获得低输入阻抗，大容量的体电容维持低频输入阻抗，SMT电容维持中高频输入阻抗，而平面电容、嵌入式电容和片上/封装电容则维持高频阻抗。去耦网络的设计是PDN设计最重要的部分，也是PDN设计和噪声管理的难点。
在目标阻抗法中，不同去耦电容作用的频率范围是非常明确和直接的。在频域-目标阻抗的表示中，体（Bulk）电容作用的频率范围为零至几兆赫兹，STM电容作用的频率范围为几兆赫兹至几百兆赫兹，平面（Plane）电容作用的频率范围为几百兆赫兹至几千兆赫兹[2]。
频域阻抗分析法是平面PDN设计的典型方法。通过PDN的频域阻抗曲线，可以清楚地判断在哪些频率点上会出现严重的电源噪声。这种分析方法非常有利于分析并设计PDN对SI和EMI的影响。
判断一个PDN设计是否优良的标准，方法如下。
（1）在可接受的电源噪声下，功率得到及时可靠的传输。
（2）维持PCB上高速信号的完整性。
（3）将系统的电磁辐射控制在可接受的范围内。
1.3.3 利用目标阻抗计算去耦电容的电容量
在基于目标阻抗（Target Impedance）的去耦电容设计方法中，把瞬态电流看成阶跃信号，因此有很宽的频谱，去耦电容必须在这个很宽的频谱内使电源系统的输出阻抗低于目标阻抗。电容的选择是分频段设计的，每一种容值的电容负责一段频谱范围，超出这个范围的，由其他电容负责构成低阻抗路径。
〖举例〗要去耦的电源电压（VDD）为1.2V，允许电压波动（Ripple）为2.5%，最大瞬态变化电流（ΔImax）为600mA。利用目标阻抗（Ztarget）计算电源系统所需去耦电容的电容量的步骤[34]如下。
第一步：计算目标阻抗。
第二步：确定稳压电源电路的频率响应范围。
稳压电源电路的频率响应范围与具体使用的电源芯片和电路结构有关，通常为直流到几百千赫兹。这里假设为直流到100kHz。当在100kHz以下时，电源电路具有低的输出阻抗，能很好地对瞬态电流做出反应。当高于100kHz时，电源电路呈现为很高的输出阻抗，如果没有外加去耦电容，那么电源波动将超过2.5%的允许值。
第三步：计算Bulk（体电容）电容量。
当频率处于电容自谐振点以下时，电容的阻抗可近似表示为
由式（1.3.3）可知，频率f越高，阻抗越小；频率f越低，阻抗越大。
对于电源系统，在感兴趣的频率范围内，去耦电容的最大阻抗不能超过目标阻抗，因此在频率f=100kHz时，计算Bulk所需电容量的大小。
第四步：计算Bulk的最高有效频率。
当频率处于电容自谐振点以上时，电容的阻抗可近似表示为
频率f越高，阻抗越大，但阻抗不能超过目标阻抗。假设ESL=5nH，则Bulk的最高有效频率为
采用一个31.831μF的电容，在100kHz～1.6MHz内，能够使电源系统的输出阻抗控制在目标阻抗之下。当频率高于1.6MHz时，还需要额外的电容来控制电源系统的输出阻抗。
第五步：计算频率高于1.6MHz时所需电容。
如果希望电源系统在500MHz以下时都能满足电压波动要求，就必须控制电容的寄生电感量。必须满足2πf×Lmax≤Ztarget，所以有
假设使用AVX公司的0402封装陶瓷电容，寄生电感约为0.4nH，加上安装到电路板上后过孔的寄生电感假设为0.6nH，则总的寄生电感为1nH。为了满足总电感不大于0.16nH的要求，需要并联的电容个数为1/0.016=62.5个，因此需要63个0402电容。
为了在1.6MHz时阻抗小于目标阻抗，需要电容量为
因此，每个电容的电容量为1.9894/63≈0.0316μF。
综上所述，对于这个电源系统，选择1个31.831μF的大电容和63个0.0316μF的小电容即可满足要求。
注意，以上基于目标阻抗的计算，主要是为了说明这种方法的基本原理，在实际中不能这样简单地计算，因为还有很多问题需要考虑。