2.2 高速数字电路中的电阻

2.2.1 电阻的阻抗频率特性

在集总参数电路中，电路由集总元件构成。集总元件假定发生的电磁过程都集中在元件内部进行。集总参数电路中u、i可以是时间的函数，但与空间坐标无关。任何时刻，流入两端元件一个端子的电流等于从另一端子流出的电流；端子间的电压为单值量。

集总元件（如电阻、电容和电感等）集总的条件是其（电路）尺寸l远远小于波长λ。例如，对于50Hz的工频信号，其波长为6000km，目前任何一个电气设备（电路）的尺寸总是远远小于其波长6000km。在高速数字电路中，随着信号频率的升高，波长不断缩短，如一个3GHz时钟信号的基波波长仅为10cm，其谐波波长则更短。当集总元件的（电路）尺寸l不能够满足远远小于波长λ时，这将使得集总电阻、集总电容和集总电感的特性不具有“纯”的电阻、电容和电感的性质，电路的分布（寄生）参数将起作用，这是在高速电路设计、模拟和布线过程中必须注意的。

1.电路“集总模型”与“离散模型”的分界点

电路“集总模型”与“离散模型”的分界点^[38]为

式中，l为导线或通路的长度；t_r为流经导线或通路之信号的上升时间。

当信号的上升时间大于信号所流经的导线或通路长度的6倍时，表示该导线或通路是处于“集总模型”。随着信号的上升时间的变短，信号所流经的导线或通路就会渐渐进入“离散模型”。

离散模型的最短通路长度^[38]为

式中，l为开始进入离散模型的最短通路长度；t_r为流经通路之信号的上升时间；v_p为传播速度。

由式（2.2.2）可知，电路是否已进入“离散模型”的环境与通路的长度、信号的上升时间和传播速度有关。信号的上升时间t_r变短或传播速度v_p变慢也都有可能让电路提早进入“离散模型”。因此，在能够满足数字电路系统的时序要求时，应尽可能使用上升时间缓慢的信号。传播速度通常与材料的介电常数有关，通过采用不同的材料，可以改变传播速度。

2.正弦波与方波

傅里叶分析可以证明，任何规范的周期性波形都可以表示成一系列频率为基频整数倍的正弦波/余弦波的叠加，当然有时也加上直流分量。

一个方波实际上就是由振幅为1，1/3，1/5，1/7，…规律递减，而频率为基波的1，3，5，7，…倍无限多的正弦波分量所合成（叠加）的，可以用下式表示。

式中，ω=2πf。式（2.2.3）称为方波的谐波分量表示式。

一个相同频率（f₁）的正弦波和方波（如时钟信号波形）如图2.2.1所示。从图2.2.2中可以看到，频率成整数倍的两个正弦波叠加，就变成了一个周期性的非正弦波。如果以图2.2.1所示的正弦波为基波（f₁），在基波（f₁）上依次叠加一个3次谐波（3f₁）、5次谐波（5f₁），可以得到图2.2.2所示的波形。这里可以直观地看到，叠加5次谐波（5f₁）的波形比叠加3次谐波（3f₁）的波形更趋向方波。以此类推，如果在此基础上叠加更多基频整数倍的谐波分量，即叠加的谐波成分越多，波形就越像方波，最终可以得到一个理想的方波。

信号的频谱是指信号所包含频率分量的组成范围。信号的绝对带宽是其频谱的宽度，即所包含的频率范围。理想的方波信号包含了无穷多的谐波分量，可以说带宽是无限的。实际上，理想的方波是不存在的。数字电路中的方波信号是包含有限谐波分量的方波信号，其带宽也是有限的。

3.非理想的脉冲（数字）信号波形和上升时间

一个非理想的脉冲（数字）信号波形和参数定义如图2.2.3所示。图2.2.3中，脉冲宽度t_w表示脉冲作用的时间。脉冲上升沿是指信号由10%上升到最大幅度的90%时所需要的时间，称为上升时间，用t_r表示；而脉冲下降沿则是指信号由90%下降到10%所需要的时间，称为下降时间，用t_f表示。在高速数字电路中，上升时间和下降时间典型值为纳秒（ns）级。

如图2.2.4所示，在脉冲信号的上升沿（边）叠加一个正弦波（图2.2.4中虚线部分），那么可知此脉冲信号的上升时间t_r大约为正弦波一个周期的1/3（正弦波周期的30%）^[39]。

大家知道，一个信号的周期T=1/f，其中f为信号的频率。

〖举例〗一个频率为1MHz的正弦波的周期是1μs（1000ns），那么这个正弦波的上升时间t_r大约是周期的1/3，即333ns。

许多人认为，在高速数字系统设计中需要考虑的关键问题是频率，其实这是误解，上升时间t_r才是引起信号完整性问题的最关键的因素。

假设在一个高速数字电路中需要一个变化很快的电流或电压（如需要电流在1ns之内从0mA变化到10mA），人们可以用“电流变化和时间变化之比Δi/Δt”来表示。如果Δt是一个特别小的时间间隔，在数学上就可以用di/dt来表示Δi/Δt。di/dt是一个微分表达式，表示当时间变化为无限小时，电流变化与时间变化之比。在高速数字电路中，dt可以等于信号的上升时间t_r（或下降时间t_f），正是这个di/dt会引起信号完整性问题。

通常人们使用上升时间t_r来描述对一个电路的要求。其实，下降时间t_f与上升时间t_r同样重要，关键是看两者中哪一个更快一些，两者中快的那个更为重要。

4.脉冲（数字）信号的带宽（频宽）

对于有相同频率的两个不同波形的信号，其上升时间t_r不同，带宽（频宽）也不同。由图2.2.2可知，理想方波的上升时间t_r为0，其带宽（频宽）是无限的。在基波上叠加5次谐波的波形的上升时间t_r比在基波上叠加3次谐波的波形的上升时间t_r短。以此类推，方波信号的上升时间t_r越短，意味着所包含有的谐波成分越多，信号所包含的频率范围越宽，即信号的带宽越宽。

带宽（频宽）与信号的上升时间t_r有关。一个有价值的经验法则，信号的带宽（频宽）与上升时间t_r的关系^[38]可以用下式表示。

式中，BW为信号的带宽（频宽）。

〖举例〗一个上升时间t_r为0.5ns的方波信号，其带宽（频宽）为600～700MHz。

由式（2.2.4）可知，一个信号的带宽（频宽）与它的上升时间t_r成反比，它们之间差了一个0.3～0.35的常数，当某个信号的上升时间t_r发生变化时，它的带宽（频宽）也会随之改变。在高速数字电路中，决定电路所需带宽（频宽）的是时钟脉冲信号上升时间t_r，而不是时钟脉冲信号的频率。

在实际的时钟信号波形中，上升时间t_r一定小于时钟信号周期T的50%。上升时间t_r可以是时钟信号周期T的50%内的任意百分比，如25%、10%、5%、1%等。

〖举例〗如果假设上升时间t_r是时钟信号周期T的7%（上升时间t_r是周期T的7%，这个假设是具有挑战性的，在许多系统中上升时间t_r更接近于周期T的10%），那么周期T就是1/0.07或15倍的上升时间t_r，可以将带宽近似表示为0.35/t_r。

频率f和周期T互为倒数，所以可以把两者联系起来，用时钟频率f_clock代替时钟周期T可以得出最终的关系式^[40]。

式中，BW_clock为时钟信号的带宽（频宽）；f_clock为时钟信号的频率。

由式（2.2.5）可知，时钟信号的带宽（频宽）BW_clock是时钟信号频率f_clock的5倍。如果时钟频率f_clock是100MHz，那么时钟信号的带宽就是500MHz。如果时钟频率f_clock是1GHz，那么时钟信号的带宽就是5GHz。

式（2.2.5）可以在不知道信号的上升时间t_r时，仅从信号的时钟频率就可以估算出它的带宽（频宽）。必须注意的是，不是时钟频率决定带宽（频宽），而是上升时间t_r决定带宽（频宽）。

在高速数字电路中，一个电阻的高频等效电路如图2.2.5所示。图2.2.5中，两个电感L等效为引线电感；电容C_b表示电荷分布效应，C_a表示引线间电容，与标称电阻相比较，引线电阻常常被忽略。电阻的阻抗频率特性如图2.2.6所示。在低频频段，电阻的阻抗是R；随着频率的升高，寄生电容的影响成为引起电阻的阻抗下降的主要因素，电阻呈容性；然而随着频率的进一步升高，由于引线电感的影响，电阻的总阻抗上升，电阻呈感性。在很高的频率时，引线电感会成为一个无限大的阻抗，甚至开路。

目前，在高速数字电路中主要应用的是薄膜片状电阻，该类电阻的尺寸能够做得非常小，可以有效地减少引线电感和分布电容的影响。片状电阻的类型（尺寸）有01005～2512，功率范围为0.031～1W，阻值范围为0.1Ω～10MΩ，外形如图2.2.7所示。最小尺寸的01005的片状电阻，封装尺寸仅0.4（长L）×0.2（宽W）×0.13（高h）mm³。2512的片状电阻，封装尺寸6.4（长L）×3.2（宽W）×0.6（高h）mm³。

2.2.2 互连线的电阻

为减少寄生参数的影响，高速IC芯片在不断地改进封装形式，一些高速IC芯片封装示例^[41]如图2.2.8～图2.2.14所示。其中，图2.2.12～图2.2.14采用陶瓷柱栅阵列（Ceramic Column Grid Array，CCGA）封装形式。

在高速数字电路中，存在着IC封装的键合线、引脚和PCB上的走线等各种互连线。在导线两端加上电压，导线中流过电流，根据欧姆定律有电阻R=u/i。

对于一条横截面恒定的导线，其电阻值可以用下述公式近似计算。

式中，R为电阻值（Ω）；ρ为导线的体电阻率（Ω·cm）；l为导线的长度（cm）；A为横截面积（cm²）。

〖举例〗一条线长为0.2cm（80mil），直径为0.0025cm（1mil），体电阻率为2.5μΩ·cm的金键合线，其电阻为0.1Ω。

注意，体电阻率是材料的固有特性，是对材料阻止电流流动的内在阻力的度量。它与材料大小无关，边长为1mil的铜与边长为1in的铜有相同的体电阻率。体电阻率的单位是欧姆·长度单位，如Ω·in（欧姆·英寸）或Ω·cm（欧姆·厘米）。常用互连线材料的体电阻率^[40]如表2.2.1所示。

由于工艺条件的不同，如是否经过电镀、非电方式淀积、喷涂、包金、挤压或退火等处理，大多数互连线材料的体电阻率的变化范围高达10%，如铜的体电阻率为1.5～1.8μΩ·cm。

Xilinx公司的一些封装形式的电阻参数^[41]如表2.2.2～表2.2.4所示。

2.2.3 单位长度电阻

对于均匀横截面的导线，如IC引线或PCB电路板上的线条，导线电阻与长度成正比，其单位长度的电阻^[1,40]为

式中，R_L为单位长度电阻；R为线条电阻；l为互连线长度；ρ为体电阻率；A为导线的横截面积。

〖举例〗一个直径为1mil、横截面均匀的金键合线，其横截面积A=π/4×1mil²=0.8×10^-6in²，金的体电阻率约为1μΩin，可以求得其单位长度电阻为0.8～1.2Ω/in。

注意，金键合线的单位长度电阻大约为1Ω/in。常见的长度为0.1in金键合线，其典型的阻值大约为1Ω/in×0.1in=0.1Ω；0.05in长的金键合线，其阻值就是1Ω/in×0.05in=0.05Ω 或50mΩ。

如果知道导体层的方块电阻（方块电阻的概念参见2.2.4节，方块电阻R_sq=ρ/t），就可以计算出单位长度电阻和该导体层中所有导线的电阻。

导线线条通常用宽度w和长度l来定义，所以导线的单位长度电阻也可以用下式计算：

式中，R_L为单位长度电阻；R为线条电阻；R_sq为方块电阻；w为线条宽度；l为线条长度。

如图2.2.15所示，对于不同线宽，1盎司和0.5盎司的铜导线的单位长度电阻不同^[40]，线越宽，单位长度电阻就越低。一个5mil宽的线条，0.5盎司铜导线的单位长度电阻为0.2Ω/in，一个10mil宽的线条，0.5盎司铜导线的单位长度电阻为0.1Ω/in。

在常见的铜导体的PCB中，铜的厚度用每平方英尺（ft²，1ft=30.48cm）的铜的质量加以描述。所谓的1盎司铜，就是表示电路板上每平方英尺的铜的质量为1盎司，1盎司铜对应的厚度约为1.4mil或35μm。0.5盎司铜对应的厚度为0.7mil或17.5μm。

〖举例〗如图2.2.16所示的PCB导线电阻，对于1盎司（oz）铜有：当Y=0.0038cm时，ρ=1.724×10^-6（Ω·cm），R=0.45Z/XmΩ。一个正方形电阻（Z=X），R=0.45mΩ/square^[42]。

〖举例〗如图2.2.17所示，一条1英寸1/2盎司铜的导线，流过10μA的电流产生的压降为1.3μV。注意，在一个24位的ADC，一个最低有效位为298nV。

注意，所计算的这些阻值都是指在直流或低频情况时的电阻。随着信号频率的升高，由于趋肤效应的影响，高频信号分量在贴近导线表面的很薄的层上传播，虽然铜的体电阻率不变，但导线上的电流分布发生了变化，这使得导线的有效横截面积减小了，导线的阻值也将随着频率的升高而加大。例如，1盎司的铜导线，在信号频率超过20MHz后，阻值大致随着频率的平方根增加。

2.2.4 方块电阻

在印制电路板、共烧陶瓷基板和薄胶膜基板等互连线的衬底（基板）上，都具有几个均匀的导体平面层，可以根据版图模板再布成不同的线条。每一层上所有的导线都有相同的厚度，如图2.2.18所示。计算这种厚度相同的线条的电阻^[40]，可以采用如下公式。

式中，对于在同一层上的所有厚度为t的线条而言，ρ/t项是个常数。在同一层上的所有线条都具有相同的体电阻率和相同的厚度，所以ρ/t这一项称为同层方块电阻值R_sq。l/w为线条长与宽的比值，这是线条上能够划分的方块数目，用n来表示，n是一个无量纲的数。所以图2.2.18所示矩形线条的电阻可以写为

式中，R_sq为同层方块电阻（Ω）；n为方块数目。

简单的理解同层方块电阻（方块电阻），可以认为R_sq是正方形导体片断（也就是长等于宽）两端间的电阻。

当l=w时，即长等于宽这种情况下，n=1，正方形线条两端的电阻就是方块电阻。对于正方形，不管其边长是10mil还是10in，其相对两端间的电阻是恒定不变的。如果仅长度加倍，阻值将会加倍；如果宽度也加倍了，其阻值将减半。

方块电阻R_sq=ρ/t，方块电阻的阻值与导体的体电阻率ρ和导体层的厚度t有关。

〖举例〗已知1盎司铜对应的厚度约为1.4mil或35μm。0.5盎司铜对应的厚度为0.7mil或17.5μm。由此可得，1盎司铜的方块电阻R_sq为0.5mΩ/square；0.5盎司铜的方块电阻为R_sq为1mΩ/square。

2.2.5 非理想互连与电源/地平面突变的影响

在实际PCB和封装的PDN（电源分配网络）中，存在大量的非理想互连与电源/地平面突变，如电源/地过孔、封装电源/地引脚、芯片键合线等。通常PCB的电源/地平面是比较理想的大面积导体，当电流从电源/地平面流向电源/地过孔、封装电源/地引脚、芯片键合线等非理想互连时，在这些非理想互连点，电流聚集在很小的导体区域内，就会发生如图2.2.19所示的电流非均匀扩散及聚集现象，这个现象将严重影响PCB的电源/地平面的导电效果^[1]。

注意，前面讨论的理想导体的电阻计算方法，当存在大量的非理想互连与电源/地平面突变时，PCB和IC封装的电阻都不能采用前面讨论的方法估算，此时必须采用一些软件工具来提取PDN的寄生电阻。在PDN中，非理想互连与电源/地平面突变的影响才是关注的重点。

2.2.6 趋肤效应的影响

在直流和低频时，估算导线的阻抗和电感，通常假设电流在导线中是均匀分布的。随着频率的升高，导线内部的电流分布随着频率而变化。

因为在一条导线上通过电流，在导线的内部和外部都会产生磁力线，导线内部和导线外部的磁力线圈都能影响自感。为了区分它们，人们把自感分为内部自感和外部自感。圆导线的外部磁力线不会穿过导体，也不会随频率而变化。但导线内部的电流分布随着频率而变化，所以导线内部的磁力线也将发生变化。对于高频信号，任何频率分量都是沿最低的阻抗路径传播的。电感大的电流路径，其阻抗也最大；随着频率的升高，高电感路径的阻抗会变得更大。频率越高，电流越是倾向于选择电感较低的路径，即趋向于导线的外表面路径上流动。

在某一给定频率时，从导线内部到外部表面有特定的电流分布状态。电流分布状态取决于电阻与感性阻抗的相对大小。电流密度越大的地方，电阻性阻抗上的压降就越高。但是频率越高，内部路径和外部路径的感性阻抗的差别就越大。这种意味着电流分布越趋向于导体的表面。

如图2.2.20所示，一个圆柱形导体，从导线中心到导线表面，随着频率的上升，电流分布以指数上升。图2.2.21中把电流层近似成有固定厚度δ的均匀分布，δ称为趋肤深度，它与流过导体电流的频率、金属的电导率和磁导率有关。

式中，δ为趋肤深度（m）；σ为金属的电导率（S/m）；μ₀为自由空间的磁导率（4π×10^-7H/m）；μ_r为导线的相对磁导率；f为流过导体电流的频率（Hz）。

〖举例〗铜的电导率为5.6×10⁷S/m，相对磁导率为1，所以它的趋肤深度近似为

式中，δ为趋肤深度（m）；f为流过导体电流的频率（MHz）。

注意，当PCB上的铜线为1盎司或几何厚度为34μm时，若电流频率低于10MHz，则电流是均匀分布的，且与频率无关。若电流频率大于或等于10MHz，则在导线中的电流分布，趋肤效应将起主要作用。在高频时，趋肤效应使得电流分布在导体的表面，电流趋向表面分布使得导体的有效面积减小了，从而增加了导体的电阻。