1.9 无结场效应晶体管

当代所有的集成电路芯片都是由PN结或肖特基势垒结所构成：双极结型晶体管（BJT）包含两个背靠背的PN结，MOSFET也是如此。结型场效应晶体管（JFET）垂直于沟道方向有一个PN结，隧道穿透场效应晶体管（TFET）沿沟道方向有一个PN结，金属-半导体场效应晶体管（MESFET）或高电子迁移率晶体管（HEMT）垂直于沟道方向含有一个栅电极肖特基势垒结。

常规的MOS晶体管由源区、沟道和漏区以及位于沟道上方、栅电极下方的栅氧化层所组成。从源区至沟道和漏区由两个背靠背的PN结组成，沟道的掺杂类型与其漏极与源极相反。当一个足够大的电位差施于栅极与源极之间时，电场会在栅氧化层下方的半导体表面感应少子电荷，形成反型沟道，这时沟道的导电类型与其漏极与源极相同。沟道形成后，MOSFET即可让电流通过，而依据施于栅极的电压值不同，可由沟道流过的电流大小亦会受其控制而改变，器件工作于反型模式（IM）。由于栅氧化层与半导体沟道界面的不完整性，载流子受到散射，导致迁移率下降及可靠性降低。进一步地，伴随MOS器件特征尺寸持续不断地按比例缩小，基于PN结的MOS场效应晶体管结构弊端也越来越明显。通常需要将一个掺杂浓度为1 × 1019cm-3的N型半导体在几纳米范围内转变为浓度为1×1018cm-3的P型半导体，采用这样超陡峭掺杂浓度梯度是为了避免源漏穿通造成漏电，而这样设计的器件将严重限制器件工艺的热预算。由于掺杂原子的统计分布以及在一定温度下掺杂原子易于扩散的自然属性，在纳米尺度范围内制作这样超陡峭的PN结会变得非常困难，结果造成晶体管阈值电压下降，漏电严重，甚至无法关闭。而金属-半导体场效应晶体管或高电子迁移率晶体管，则会出现热稳定性较差、肖特基结栅电极漏电流较大、逻辑摆幅较小、抗噪声能力较弱等问题，这成为未来半导体制造业一道难以逾越的障碍[28]。

为克服由PN结或肖特基结所构成器件在纳米尺度所面临的难以逾越的障碍，2005年，中芯国际的肖德元等人首次提出一种圆柱体全包围栅无结场效应晶体管（Gate-AllAround-Cylindrical Junctionless Field Effect Transistor, GAAC JLT）及其制作方法，它属于多数载流子导电器件[29]。2009年首次发表该器件基于沟道全耗尽的紧凑型模型并推导出该器件的电流-电压方程表达式。器件模型与Synopsys Sentaurus三维器件仿真结果较为吻合[30]。与传统的MOSFET不同，无结场效应晶体管（JLT）由源区、沟道、漏区、栅氧化层及栅极组成，从源区至沟道和漏区，其杂质掺杂类型相同，没有PN结，属于多数载流子导电的器件。图1.14描绘了这种简化了的圆柱体全包围栅无结场效应晶体管器件结构透视图和沿沟道及垂直于沟道方向的器件剖面示意图。在SOI衬底上晶体管有一个圆柱体的单晶硅沟道，它与器件的源漏区掺杂类型相同（在图中为P型）。绝缘体栅介质将整个圆柱体沟道包裹起来，在其上面又包裹金属栅。导电沟道与金属栅之间被绝缘体介质隔离，沟道内的多数载流子（空穴）在圆柱体沟道体内而非表面由源极达到漏极。通过栅极偏置电压使器件沟道内的多数载流子累积或耗尽，可以调制沟道电导进而控制沟道电流。当栅极偏置电压大到将圆柱体沟道靠近漏极某一截面处的空穴完全耗尽掉，在这种情况下，器件沟道电阻变成准无限大，器件处于关闭状态。由于栅极偏置电压可以从360°方向将圆柱体沟道空穴由表及里将其耗尽，这样大大增强了栅极对圆柱体沟道的控制能力，还有效地降低了器件的阈值电压。由于避开了不完整的栅氧化层与半导体沟道界面，载流子受到界面散射影响有限，提高了载流子迁移率。此外，无结场效应晶体管属于多数载流子导电器件，沿沟道方向，靠近漏极的电场强度比常规反型沟道的MOS晶体管要来得低，因此，器件的性能及可靠性得以大大提高。

1.9.1 圆柱体全包围栅无结场效应晶体管突变耗尽层近似器件模型[31]

由于圆柱形对称结构使得任一θ方向上的电势Ψ 和电场E分布均一致，因此可以简化为二维分析。忽略带电载流子和固定氧化物电荷对沟道静电场的影响，硅纳米圆柱体电势Ψ分布的二维泊松方程可以写成

这里ρ是体电荷密度，ε是介电常数。通过求解泊松方程，可以求解出硅圆柱沟道和栅介质中的电势、电场分布以及沟道表面电位。在硅圆柱径向r位置上的电场可由下式表达，

而在栅介质内径向r位置上的电场则为

式中，q为单位电荷，NA是沟道受主离子杂质浓度，εox为栅介质介电常数，εsi为硅半导体介电常数，R是硅圆柱体沟道的半径，d为栅介质层厚度，w为硅圆柱半导体耗尽层深度。

进一步，硅圆柱径向r位置上的电势分布Ψ（r）为

栅介质内的电压降Vox为

硅纳米圆柱半导体表面电势Ψs为

理想的GAAC JLT器件电流-电压特性关系的推导始于欧姆定律。考虑一个结构如图1.14所示的P型沟道GAAC JLT器件，位于沟道中z点处的微分电阻为

其中，ρ是电阻率，A（z）是沟道横截面积。如果我们忽略P型沟道中的少数载流子电子，沟道电阻率是

沟道横截面积由式（1-51）给出：

其中，R是硅圆柱体沟道的半径，w（z）是位于沟道中z点处的耗尽层宽度。式（1-49）微分电阻可以表示为

假定漏电流ID在沟道中为常数，微分长度为dz的微分电压可以表示为

或

位于沟道中z点处的电势V（z）与该处的耗尽层宽度w（z）有下面的表达关系式：

其中，Vox和ψs分别为是栅氧化层上的电压降与半导体表面的电势。对式（1-55）进行微分，得到

式（1-54）变为

假定器件漏极电流和迁移率在沟道中为常数，对式（1-57）沿沟道长度求积分，我们可以得到漏电流ID的表达式

最后得到

其中分别为源极端与漏极端的耗尽层深度。式中μp为电子迁移率，εox为绝缘体电容率，εs为半导体电容率，R是圆柱体沟道的半径，L是圆柱体沟道长度，d为栅绝缘层厚度，NA为衬底沟道掺杂浓度，VG与VD分别为栅极与漏极上的偏置电压。从式（1-59）器件电流-电压方程关系式可以看出，与传统工作于反型模式的MOS晶体管不同，无结场效应晶体管的器件驱动电流与栅绝缘层厚度并不成反比例关系，这就大大减轻了MOSFET器件特征尺寸持续按比例缩小对栅绝缘层厚度无休止的减薄要求。

1.9.2 圆柱体全包围栅无结场效应晶体管完整器件模型

2012年，韩国科学院和三星电子公司的科学家在肖德元等人的无结圆柱体沟道场效应晶体管突变耗尽层近似器件模型基础上，提出了一个完整的长沟道圆柱体全包围栅无结场效应晶体管器件模型[32]。它是基于Pao-Sah积分[33]并且在器件全耗尽、部分耗尽及积累等所有工作区间，采用电势抛物线近似，从而获得电荷模型。沟道电势可由一个简单的抛物线电势近似公式表达[34]：

这里，r是径向空间距离，R是沟道半径，ψ0和ψs分别为硅纳米圆柱半导体中心及表面电势。应用高斯定律以及界面处的边界条件，可得

这样就将ψ0和ψs与VG联系起来了。Δψ=ψ0-ψs为沟道中心与表面的电势差。其中栅氧化层电容为

d为栅介质层厚度。假定沟道内电荷均匀分布，我们有

Qt和Qm分别为沟道内总电荷密度及可移动电荷密度，NA为沟道掺杂浓度。阈值电压可从式（1-61）获得。假定沟道全耗尽，沟道内可移动电荷为零，沟道中心电势ψ0为，阈值电压VTH由下式给出[35]：

我们还需要一个方程来进一步求解ψ0和ψs。应用式（1-60）的电势近似表达式，通过对整个沟道电荷密度进行积分，我们得到

这里V是电子准费米势，vT为热电压kT/q。为获得Qm，必须求解式（1-61）和式（1-65）联合方程，并且在式（1-61）中以Qt/（4πεSi）取代Δψ，通过一个简单的方程就可以求解Qm。

其中

全耗尽情形（VG＜VTH），式（1-66）右边第一项占主导，因此

半耗尽情形（VTH＜VG＜VFB），式（1-66）右边第二项占主导，因此

Ceff代表半耗尽区有效栅电容，它控制着体电荷。

平带情形（VTH=VFB），有

积累情形（V G＞V F B），式（1-66）右边第二、三项占主导，并且第三项简化为（Q m+qN AπR 2）/4πεSi，因此

电流连续性方程为

由于式（1-66）最后一项，我们不可以将式（1-72）从源到漏进行积分而得到漏电流表达式。为得到漏电流表达式，我们将Qm分解成

Qdep为全耗尽和半耗尽区域可移动电荷，Qc为Qdep的修正项。Qdep和Qc分别可以从以下渐近表达式获得

这里

全耗尽情形（VG＜VTH）, Qdep比Qc大许多，并且

半耗尽情形（VTH＜VG＜VFB）, Qdep仍就比Qc大许多，并且

积累情形（VG＞VFB），有

因此，（Qdep+Qc）与Qm在所有器件工作区域均相当。Ids=Idep+Ic，从源到漏进行积分可以得到漏电流表达式

其中μ是载流子有效迁移率，L是器件沟道长度。QD和QS可以从式（1-75）和式（1-76）获得。将式中的V替换成VDS可以得到QD，将V替换成零得到QS。模型给出了器件从亚阈值区、线性区连续过渡到饱和区漏极电流的完整表达式。该器件模型与数值模拟结果非常吻合。

器件亚阈值区，式（1-81）漏极电流表达式简化为

器件线性区（VG-VTH＞VDS），式（1-81）漏极电流表达式简化为

器件饱和区（VG-VTH＜VDS），式（1-81）漏极电流表达式简化为

小VDS平带情形，漏极电流表达式可以进一步简化为

这时器件相当于一个电阻（I=V/R），与栅氧化层厚度d无关。

器件饱和区平带情形，漏极电流表达式可以进一步简化为

它与栅氧化层厚度d相关联。

1.9.3 无结场效应晶体管器件制作

2010年，爱尔兰Tyndall国家研究所的J.P.Colinge等人成功研制了三栅无结场效应晶体管，器件结构如图1.15所示[36]。从此，半导体界兴起了一股研究无结场效应晶体管的热潮，每年的国际电子器件会议（IEDM）及IEEE杂志均有该器件的研究报道[37～50]。Intel公司也对无结场效应晶体管表现出强烈的兴趣[51]。

2011年，新加坡IME的P.Singh等人研制成功圆柱体全包围栅无结场效应晶体管，其器件制造工艺与前面介绍的GAAC器件工艺非常接近。相较于传统工作于反型模式的圆柱体全包围栅场效应晶体管，该器件表现出更加优异的电学性能、极低的低频噪声及高可靠性[52]。

为进一步提高器件性能，降低漏电流，2012年，IBM的研究人员提出并实验了一种SOI平面结构无结场效应晶体管，其沟道掺杂浓度采用梯度分布，由表及里浓度逐渐降低，器件的性能进一步得到改善。这是由于降低了远离栅极沟道部分的掺杂浓度，使其载流子容易耗尽，可以大大降低器件关态漏电流[53]。

受IBM研究人员的启发，肖德元对其早期提出的圆柱体全包围栅无结场效应晶体管器件结构进行了改进，其圆柱体沟道掺杂浓度采用梯度浓度分布，由圆柱体表面至中心浓度逐渐降低，如图1.16所示。制造工艺并不复杂，在圆柱体沟道表面沉积一层磷掺杂或者硼掺杂的二氧化硅牺牲层，经高温无限表面源扩散，在圆柱体沟道内就可以形成梯度掺杂浓度分布，之后再去除二氧化硅牺牲层。器件模拟结果表示，器件的性能可以进一步得到改善[54]。

其实人类历史上提出的第一个固态晶体管是无结场效应晶体管（Junctionless Transistor）。1928年，Julius Edgar Lilienfeld申请了一个名为“一种控制电流的器件”的美国专利（专利号1900018）[55]。Lilienfeld在他的历史性专利中第一次描述了场效应晶体管（Field Effect Transistor, FET）概念，很像现代的JFET器件。在他的设计中提出了一个三端器件，如图1.17所示，按照现代的说法，从硫化铜（12）源极（14）到漏极（15）的电流由来自铝金属栅（10）的电场所控制，金属栅与硫化铜沟道由氧化铝栅介质材料（11）隔离开来。施加于栅极电压使得硫化铜薄膜的载流子被耗尽，从而调节其电导率。理想情况下，应该可以完全耗尽掉硫化铜薄膜里的载流子，在这种情况下，器件沟道电阻变成准无限大。在硫化铜薄膜（12）上开一个V形沟槽（13）有助于在此处将硫化铜薄膜里的载流子耗尽掉，使器件更容易关闭。因此，在一定意义上可以说，第一个晶体管就是一个无结场效应器件，很遗憾，Lilienfeld从来也没有发表任何关于这种器件的研究文章。限于当时有限的半导体知识及技术条件，人们还不能制作出这种正常工作的无结场效应器件，USP1900018专利被掩埋在历史长河中，几乎被人遗忘，直到2012年，该原型器件才由Shinji等人制作出来。器件的栅长只有3nm，如图1.18所示，却有不俗的性能表现[56]。