1.3 版图设计与验证

在完成了模拟电路原理图的设计和电路仿真后，需要在物理层面对电路原理图进行描述。电路物理层面的设计即为版图设计。由于模拟集成电路的特殊性，其版图设计在整个工程中占重要地位。模拟集成电路在版图设计过程中要考虑诸多影响因素，任何设计细节都可能会对最终流片结果产生很大影响。在进行版图绘制前要对电路的整体布局布线进行构思，晶体管栅的走向、输入输出端口位置、金属走线等均需要预先思考。例如，在版图绘制时需要对走线进行合理安排。原理图中互连线只表示元器件间的端点直接连接，互连线本身不会对电路性能产生影响，但是在版图设计的过程中，原理图中的每一根互连线对应了一条甚至多条金属走线，而每一段金属走线都有寄生电阻、寄生电容等，这个时候就需要合理布线以保证寄生效应对电路性能的影响降到最低。再如，模拟电路的版图设计还需进行模块间隔离以降低互相之间的干扰，图1.3a和b分别为一个单元模块和整体系统的版图。综上所述，在进行模拟集成电路的版图设计时需要兼顾各种影响因素，对版图的布局布线进行反复迭代优化。

图1.3 版图实例

既然版图是对电路原理图的物理描述，这就存在两个问题，一是工程师所绘制的版图是否准确地对原理图进行了描述；二是电路的物理描述是否具有物理实现的可行性。针对这两个问题，工程师需要对版图进行规则检验，主要包括设计规则检查（Design Rule Cheek, DRC），以及版图网表与电路原理图的比对（Layout Versus Schematic, LVS）。

DRC可以辅助工程师对版图进行检查，避免出现违反设计规则的情况。比如两条相邻的金属线之间的距离应大于其要求的最小间距，每个金属层需要保证一定的金属密度等；再比如工艺天线效应（Process Antenna Effect, PAE），简称天线效应，是指在芯片加工生产过程中金属表面由于积累电荷过多且无法对地放电导致对栅氧化层造成破坏的现象；闩锁效应（Latch-up）也是一个重要问题，严重时会破坏芯片原本功能甚至使芯片烧毁。闩锁是指NMOS管的有源区、P衬底、N阱和PMOS管的有源区所构成的n-p-n-p结构中有一个晶体管正偏时形成的正反馈效应。DRC可以辅助工程师检查出上述以及其他一些版图设计的细节问题，以便及时进行修正。

LVS可以将版图和原理图进行比对，确认二者电路逻辑一致。LVS报错的修改一般会涉及版图的布局布线，为减轻LVS后修改的压力，版图绘制时应注意原理图和版图要保持所用的元器件一致，包括元器件的各项参数设置；版图中各元器件的连接关系应与原理图保持一致，避免连接错误；检查版图中各个端口的情况，避免遗漏，以及检查标签所选的材料层是否正确等，图1.4所示为LVS通过的实例。

图1.4 LVS通过的实例

在完成了电路的版图绘制并通过了DRC和LVS等验证后，工程师需要对版图进行寄生参数提取。将电路互连线的寄生电阻、寄生电容以及寄生电感提取出来，以模拟真实的电路系统。

在完成了参数提取后，需要对电路进行后仿真验证，即将电路的寄生参数、互连延迟考虑在内并重新通过仿真对电路的功能、性能进行验证。后仿真是对电路经过物理描述后是否仍可满足设计需求的验证过程。通常电路经过物理描述并考虑物理层面的诸多寄生效应后，其性能情况会与电路原理图仿真结果存在一定差距。如果后仿真结果未达到设计要求，工程师需要有针对性地对版图或原理图进行优化。

在通过了后仿真检验后，就可以将模拟集成电路芯片的设计方案交付给代工厂进行生产制造，需要将模拟集成电路版图数据导出为GDSII格式文件。GDSII为一种二进制文件，其中包含了集成电路版图的各种几何形状、文本、标签等信息。