1.5　Verilog HDL语言简介

1.5.1　HDL语言简介

PLD（可编程逻辑器件）需要一种设计切入点（Design Entry）来将设计者的意图表现出来，并最终在具体的器件上实现。早期主要有两种设计方式：一种是采取原理图的方式，就像PLD出现之前将分散的TTL（Transistor-Transistor Logic）芯片组合成印制电路板一样进行设计，这种方式只是将印制电路板变成了一颗芯片而已；还有一种设计方式是采用逻辑方程的形式来表现设计者的意图，将多条逻辑方程语句组成的文件经过编译器编译后产生相应文件，再由专用工具写到PLD中，从而实现各种逻辑功能。

随着PLD技术的发展，开发工具的功能也越来越强大。目前，设计方式在形式上虽然仍有原理图方式、状态机输入方式和HDL输入方式，但由于HDL输入方式具有其他方式无法比拟的优点，其他方式已很少使用。HDL输入方式，即采用编程语言进行设计的方式，主要有以下几方面的优点。

（1）HDL没有固定的目标器件，在进行设计时不需要考虑器件的具体结构。由于不同厂商生产的PLD虽然功能相似，但在内部结构上毕竟有不同之处，如果采用原理图方式，则需要对器件的具体结构、功能部件有一定的了解，会增加设计的难度。

（2）HDL设计通用性、兼容性好，便于移植。用HDL输入方式，在大多数情况下不需要做任何修改就可以在各种设计环境、PLD之间进行编译实现，这给项目的升级开发、程序复用、程序交流、程序维护带来了很大的便利。

（3）由于HDL不需考虑硬件结构，不需考虑布局布线等问题，只需结合仿真软件对设计结果进行仿真即可得到满意的结果，因此大大降低了设计的复杂度和难度。

目前的HDL较多，主要有VHDL（VHSIC Hardware Description Language，超高速集成电路硬件描述语言，其中VHSIC是Very High Speed Integrated Circuit的缩写）、Verilog HDL、AHDL、SystemC、HandelC、System Verilog、System VHDL等。其中主流工具语言是VHDL和Verilog HDL，其他HDL仍在发展阶段，本身不够成熟，或者是公司专为自己产品开发的工具，应用面不够广泛。

VHDL和Verilog HDL各具优势，VHDL语法严谨，而正因为其严谨使得描述具体设计时感觉较为烦琐；Verilog HDL语法宽松，但在描述具体设计时更容易产生问题，且对于同一个设计，在应用EDA工具实现时，可能会出现不同的实现结果，会给程序的交流、复用带来麻烦。虽然两种语言的结构及形式不同，但编程设计的思路是一样的，读者在掌握了其中一种语言后，很容易掌握另外一种语言。本书所有FPGA实例均采用Verilog HDL进行设计。