2.4 建立新的设计工程

从本节开始，将通过一个Verilog HDL设计实例，介绍Quartus Prime Pro的基本设计流程。建立新设计工程的步骤包括：

（1）在Windows操作系统中，通过下面两种方式之一打开Quartus Prime Pro软件。

① 选择开始->Intel FPGA 19.1.0.240 Pro Edition->Quartus （Quartus Prime Pro 19.1）。

② 在桌面上找到并双击名字为“Quartus （Quartus Prime Pro 19.1）”的图标。

（2）在 Quartus Prime Pro主界面中，通过下面 3种方式之一进入建立新工程的入口界面。

① 如图2.21所示，在“Home”标签页中，找到并单击“New Project Wizard”按钮。

② 在主界面主菜单下，选择File->New Project Wizard。

③ 在主界面主菜单下，选择 File->New，弹出“New”对话框。在该对话框中，选择“New Quartus Prime Project”选项，然后单击“OK”按钮。

（3）出现“New Project Wizard：Introduction”界面。在该界面中，给出了建立工程的步骤，包括Project name and directory（工程名字和目录）、Name of top-level design entity（顶层设计实体的名字）、Project files and libraries（工程文件和库）、Target device family and device（目标器件系列和器件）和EDA tool settings（EDA工具设置）。

（4）单击“Next”按钮。

（5）出现“New Project Wizard：Directory，Name，Top-Level Entity”对话框，如图2.22所示。该对话框中，按如下参数设置。

① 在“What is the working directory for this project？”（用于这个工程的工作目录是什么）下面的文本框中，选择“e：\intel_example\example_2_1”。（注：尽量不要使用中文路径和中文目录）。

② 在“What is the name of this project？”（这个工程的名字是什么）下面的文本框中，输入“example”，该工程的名字为“example.qpf”。

③ 在“What is the name of the top-level design entity for this project？This name is case sensitive and must exactly match the entity name in the design file.”（这个工程顶层设计实体的名字是什么？该名字对大小写敏感，必须准确匹配设计文件的实体名字）下面的文本框中，输入“top”，表示整个设计的顶层文件必须是top。

（6）单击“Next”按钮。

（7）如图 2.23 所示，弹出“Quartus Primie”对话框，提示指定的工程目录“e：\intel_example\example_2_1”不存在，是否创建该目录？单击“Yes”按钮，表示创建该目录。

（8）如图2.24所示，弹出“New Project Wizard：Project Type”对话框。在该对话框中，提示“Select the type of project to create”（选择创建工程的类型）。在此选中“Empty project”前面的单选框，表示建立一个空的工程。

（9）单击“Next”按钮。

（10）如图2.25所示，弹出“New Project Wizard：Add Files”对话框。在该对话框中，提示“Select the design files you want to include in the project.Click Add All to add all design files in the project directory to the project”（选择你在工程中想要包含的设计文件。单击“Add All”按钮将工程路径中的所有设计文件添加到工程中），在此不添加任何设计文件。

（11）单击“Next”按钮。

（12）弹出“New Project Wizard：Family，Device＆Board Settings”对话框，如图2.26所示。在该对话框中，单击“Device”标签。在该标签页中，为了加速搜索器件速度，预设置下面参数。

① Family：Cyclone 10 GX（通过下拉框选择）。

② Pin count：484（通过下拉框选择）。

③ Core speed grade：6（通过下拉框选择）。

在下面出现了该搜索条件下的可用器件列表，在此选择器件型号为“10CX085YU484 E6G”的器件。

（13）单击“Next”按钮。

（14）弹出“New Project Wizard：EDA Tool Settings”对话框，如图2.27所示。在该对话框中，提示“Specify the other EDA tools used with the Quartus Prime software to develop your project”（指定在Quartus Prime软件中用于开发工程的其他EDA工具），在该设计中，按下面参数设置。

① Design Entry/Synthesis：Synplify（通过下拉框选择）。

② Simulation：ModelSim-Intel FPGA：Verilog DHL（通过下拉框选择）。

③ Board-Level：Signal Integrity：IBIS（通过下拉框选择）。

注

（1）可选的综合工具如下所示

① Precision Synthesis是Mentor Graphics公司（已经被Siemens公司收购）的综合工具。

② Synplify和Synplify Pro是Synplicity（Synopsys公司于2008年收购了Synplicity公司）公司提供的专门针对FPGA和CPLD实现的逻辑综合工具。

（2）可选的仿真工具（需要预先安装）如下所示

① Active-HDL是ALDEC公司的产品，它是基于Windows操作系统的集成了 FPGA 设计创建和仿真解决方案的工具，它适用于基于团队的环境。Active-HDL集成开发环境包括一个完整的HDL和图形设计工具，以及用于快速部署和验证FPGA设计的RTL/门级混合语言仿真器。

② Riviera-PRO是ALDEC公司的产品，满足了工程师的验证需求，可以制作出明确的FPGA和SoC器件。Riviera-PRO结合了高性能仿真引擎，不同抽象级别的高级调试功能，以及对最新语言和验证库标准的支持，实现了终极测试平台的生产力、可重用性和自动化。

③ ModelSim 是 Mentor Graphics 公司的产品，它是对 VHDL、Verilog 或者混合语言进行仿真的基于 Windows 平台的仿真工具。ModelSim-Intel FPGA是Modelsim的Intel FPGA版本。

④ QuestaSim 是 Mentor Graphics 公司的产品，它是对 VHDL、Verilog或者混合语言进行仿真的基于Windows平台的仿真工具。

⑤Xcelium是Cadence公司基于产品流片的并行仿真平台，支持多种最新设计风格和IEEE标准。利用它可以显著缩短执行时间，在 RTL 级仿真可平均提速3倍、门级仿真可提速5倍。

（15）单击“Next”按钮。

（16）如图2.28所示，弹出“New Project Wizard：Summary”对话框。在该对话框中给出了建立工程的信息。

（17）单击“Finish”按钮，进入到Quartus Prime Pro设计的主界面。

小提示：如果在建立工程的过程中，选错器件和设计工具该如何处理？可通过如下方式解决。

① 在主界面左侧的“Tasks”窗口中，如图 2.29 所示，在“Assignments”标题的下方，单击“Device…”选项，就会弹出类似图2.26所示的对话框。在该对话框中，可以修改设计所使用的PFGA器件型号。

② 在“Assignments”标题的下方，单击“Settings…”选项，弹出“Settings-top”对话框，如图 2.30 所示。在该对话框左侧的“Category”窗口中，找到并选择“EDA Tool Settings”选项，在右侧窗口中，可以修改EDA工具的参数设置。

③ 另一种修改器件和设置的简单方法，如图2.31所示。在Quartus Prime Pro设计主界面左侧的“Project Navigator”窗口中，找到并用鼠标右键单击“Cyclone 10 GX：10CX085 YU484E”，出现浮动菜单。在浮动菜单内，选择Device…或Settings…即可。