1.3 单粒子效应
1962 年，Wallmark 等人预言，随着半导体器件存储单元密度的增加，辐射效应可能会引起存储单元的逻辑翻转错误，影响其可靠性[25]。1975 年，Binder等人发现通信卫星上的J-K触发器由于单个重离子的入射而被触发[26]，出现了异常翻转现象，首次证实了宇宙射线引起电子器件出现异常错误的预言。
1.3.1 高能粒子的电离损伤机理
在描述高能粒子入射半导体材料所引起的电离损伤中，存在两个重要的物理量：能量累积和LET。在能量累积方面，1968年，Kobetich和Katz提出了一种用于计算高能粒子入射靶材料时径向剂量分布的数值模型[27]，即对电子入射材料的射程与透射率的乘积进行求导，用卷积的方法给出径向剂量分布的解析式，称为 Katz 理论，该模型可较好地拟合试验数据，误差较小；此后，Stapor 等人基于 Katz 理论，提出了一种计算粒子轨迹能量分布的方法[28]，指出能量累积是入射粒子轨迹径向半径的函数，并重点研究了当 LET 相同而入射能量不同时，电荷的收集情况[29]；Heinbockel 等人比较了几种用于分析宇宙射线有害效应的工具[30]，如HZETRN、HETC-HEDS和FLUKA等，并对比了几种粒子在水中不同深度的剂量及其等效值；Liamsuwan等人使用经典轨迹蒙特卡罗（Monte-Carlo，MC）法，考虑靶核的动态屏蔽作用，计算了C6+在水中的能量损失[31]；Liu等人采用对数多项式表示电子的能量-射程关系[32]，推导了重离子在任意物质中径向剂量分布的解析模型，结果证实了该模型的普适性和正确性；Sortica等人使用中等能量离子散射技术刻画衬底表面的纳米结构[33]，确定了反向散射中能量损失对纳米粒子形状和粒径分布的影响，指出以前使用的高斯线性形状在纳米粒子尺寸小于5nm时，可能会使得计算结果产生很严重的误差。
除了在能量累积方面的研究，在 LET 值的计算和试验方面也开展了大量的工作。2008年，Ziegler等人开发了一种用于计算粒子入射材料时LET和射程的软件——SRIM（Stopping and Range of Ions in Matter）[34]；Badavi等人对粒子能量谱到 LET 分布的转换方法进行了研究[35]；Kushin 探讨了用于空间辐射的次级粒子LET分布和吸收剂量测量的试验技术[36]；王同权等人利用Bethe-Bloch公式计算了粒子高能时的 LET，并且利用 Indhard-Scharff 公式计算了粒子低能时的LET[37]，采用 MC 方法模拟了入射粒子在靶材料中的能量损失；Barak 等人使用MC 和卷积方法计算了薄硅层和亚微米区的粒子 LET 变化[38]，指出粒子在敏感区（Sensitive Volume，SV）累积的能量等于粒子在SV内损失的能量减去逃逸δ电子的能量；Liu等人[39]基于大量实验数据，建立了计算重离子在硅中LET的双指数模型，并基于该模型推导了粒子射程、Bragg 峰值；Arto Javanainen 等人通过对粒子入射硅材料的阻滞系数进行建模，建立了 LET 的半经验模型[40]，并基于此开发了ECIF（European Component Irradiation Facilities）程序，用于快速计算各种粒子的 LET[41]。此外，一些文献对累积能量在材料中的时空分布情况、纳米新材料和新结构的辐射效应及LET分布等进行了一定的研究[42-44]。
1.3.2 单粒子效应理论及建模
SEE 的物理机制描述如下：高能粒子撞击器件的敏感区→电荷累积→被释放电荷的输运→敏感区内的电荷收集[1，3，14，45]。图1.4中给出了高能粒子入射反向偏置 PN 结时，电子-空穴对的产生[见图 1.4（a）]、电荷的收集过程[见图 1.4（b）]及所形成的电流脉冲扰动[见图 1.4（c）]。该过程可用漏斗模型[46]形象地描述，如图1.5中SEE的产生机理示意图所示。
图1.4 （a）电子-空穴对的产生；（b）电荷的收集过程；（c）所形成的电流脉冲扰动[1]
图1.5 SEE的产生机理[46]示意图
若 PN 结加载正偏电压 V0，则形成空间电荷浓度为 NA的耗尽区。当高能粒子垂直入射时，将产生一个半径约为 100nm 的电子-空穴对等离子体柱，如图 1.5（a）所示。此时等离子体柱的密度比衬底掺杂浓度高几个量级，达到 1018～1019cm-3。在极短的时间内，这些高浓度电子-空穴对中和周围的耗尽层，空间电荷区被压缩，如图 1.5（b）所示。当耗尽层进一步消失时，由于失去该层的屏蔽作用，V0产生的电场推进到衬底内部，其电场等位线也向下延伸，呈“漏斗”状，如图 1.5（c）所示。在电场作用下，电子、空穴分离，器件源/漏极和衬底间通过漂移、扩散作用收集电荷，形成扰动电流，整个电荷收集过程的时间很短，一般不大于1ns。
软错误率（Soft Error Rate，SER）用于描述SEE对电路的影响，SER越低，SEE 对电路的影响越弱；反之，SEE 对电路的影响越强。因此，对 SER 值的估计就成为量化 SEE 对电路影响的一种重要方式。1981 年，McPartland 使用SPICE仿真了α粒子对64K动态随机存储器（Dynamic Random Access Memory，DRAM）诱导的软错误[47]，分析了电路结构、布局等对 SER 的影响。Johnston 分析了器件尺寸缩减和技术节点对SER的影响[21]。Petersen等人指出SER是器件尺寸和临界电荷（产生SEE所需的最小电荷量）的函数[48]，发现SER不会随着器件特征尺寸按比例缩小而急剧增加。Rao 等人采用基于威布尔函数的参数化波形模型[49]，提出了一种快速、准确估计 SER 的方法。Asadi 等人介绍了专用集成电路（Application Specific Integrated Circuits，ASIC）设计中的SER解析建模方法[50]，减少了SER 估计时间，且准确性较好，适用于组合和时序电路。Adams 等人指出单个高能粒子会导致存储器的数据发生改变[51]，可能会对微纳电子电路造成永久性损伤，并提出了一个计算SER的经验模型。Wrobel等人基于平行六面体累积临界电荷的经验软错误标准[52]，开发了用于计算存储器中单个或多个 SER 的 MC-ORACLE工具。Firouzi等人提出了一种考虑动态电压和频率扫描效应的SER估计模型[53]。
同时，对纳电子电路的 SEU 也开展了大量研究。2008 年，Wang 等人指出纳米 CMOS 超大规模集成电路对辐射效应更敏感[11]，SEU 会在数字电路的任何位置、任何时间诱导电流脉冲干扰，并用频率和强度两个参数建立了电流脉冲模型，仿真了逻辑电路中的电气遮掩作用。Tanay 等人对 90nm 工艺器件和超大规模集成电路的SEU进行了探讨[54]。Howe使用MC软件——Geant4仿真了电荷的产生和不同结构的电荷收集[55]，并且预测的单粒子翻转率和试验数据基本一致。Normand 等人分析了 SEE 敏感性[2，56-57]，采用脉冲产生率方法（Burst Generation Rate，BGR）计算了中子和质子诱导的 SEU 横截面，预测结果与试验数据基本吻合。郭晓强等人构造了130～600nm SRAM单元的SEU横截面计算模型[58]，指出临界电荷的减小加剧了存储器对SEU的敏感性。
电路的 SER 取决于它的临界电荷值，临界电荷值越大，电路的 SER 越低，因此对临界电荷的研究至关重要。1983 年，Petersen 等人指出 SEU 临界电荷与电路的几何形状和工艺技术相关[59]，并且基于场漏斗效应分析了敏感区预测值和试验值之间的误差。Naseer等人指出随着器件特征尺寸的不断缩减、结电容的减小和工作电压的降低，使得 SEU 临界电荷降低，器件的敏感性增强[60]，并研究了 90nm SRAM 发生 SEU 所需的临界电荷，结果显示，不同脉冲电流模型将导致临界电荷的计算结果产生很大的差异，由此预测的 SER 误差达到两个数量级。Jahinuzzaman等人提出了一种用于评估6T SRAM单元的SEU临界电荷解析定义模型[61]，该模型可以估计由晶体管参数化和制造缺陷差异引起的临界电荷变化，对于90nm CMOS工艺而言，该模型与SPICE结果的一致性较好。
在SEE的建模方面，2001年，罗尹虹等人通过求解连续性方程和泊松方程及辐射效应引入的辅助方程[62]，对 N 型 MOS 电离辐射效应进行二维数值模拟，发现辐射产生的泄露电流主要是由鸟嘴区和场氧区侧向寄生晶体管阈值电压的漂移引起的。郭红霞等人用MEDICI对SEU进行了仿真[63]，发现电荷产生、收集过程的仿真结果与漏斗模型的结果一致。Dodd 等人综述了硅基 MOS 器件及电路发生SEU 的物理机制、加固技术和建模方法[64]。张晋新等人建立了锗硅异质结晶体管的 SEE 的三维损伤模型[65]，研究了影响其电荷收集的关键因素，给出了收集电荷的敏感区。Sayil等人对90nm工艺的CMOS逻辑电路中的单粒子串扰、屏蔽作用进行了仿真[45]。刘必慰等人使用 3D 手段模拟了超深亚微米工艺的 SEU 加固单元的多结点翻转[12]，结果显示，瞬时悬空结点和电荷横向扩散是多结点翻转的关键原因。陈伟华等人建立了MOS结构中电离辐射诱导氧化层陷阱电荷密度和界面陷阱电荷密度与辐射剂量相关性的物理模型[66]。Alvarado 等人介绍了一种部分耗尽SOI MOSFET 模型[67]，以数值方式描述了粒子诱导的电流模型，并且分析了温度对阈值电压和载流子迁移率的影响。
随着工艺技术的不断发展，器件尺寸进入纳米尺度后，SET 对数字电路的影响日益突出。2006 年，刘征通过引入描述晶体管偏压和瞬态电流关系的因子分析了SEE机制[68]，并且研究了深亚微米电路中双极放大效应对SET的影响，指出该效应受源/体偏压的影响。Gouker等人研究了0.18μm完全耗尽SOI CMOS逻辑电路中电离辐射对数字 SET 的影响[69]，结果表明，电离辐射的累积将扩大 SET 的影响。Wirth 等人研究了深亚微米逻辑电路中 SET 的产生和传播[70]，并分析了负载电容等对SET的影响。Kruckmeyer等人对数/模转换器的SET响应特性进行了研究[71]，指出 SET 依赖于其操作状态。陈建军等人分析了负偏置温度不稳定性（Negative Bias Temperature Instability，NBTI）对0.13μm CMOS电路的SET的影响[72]，指出NBTI对SET的脉冲宽度和幅度均有影响。Liu等人研究了纳米CMOS电路中密勒效应和耦合效应对 SET 的影响[73]，提出了一种判别 SET 是否发生的标准，并且基于导纳概念建立了一种准确描述单粒子串扰的解析模型[74]。Wirth 等人建立了一种用于估计深亚微米CMOS电路对SET敏感性的解析模型[75]。
此外，许多文献也分析了器件技术节点、工艺参数等对 SER 的影响，以及温度、互连线串扰、密勒效应、电压和频率、粒子入射位置、入射角度、能量和种类、器件尺寸等因素对SEE的影响[45，52-54，64，76-82]。
1.3.3 功率器件的单粒子效应
导致功率MOSFET永久失效的SEE主要是SEB和SEGR。该领域的研究始于20 世纪80 年代，Waskiewicz 等人于1986 年首次报道了SEB[83]；1987 年Fischer等人对 SEGR 进行了报道[84]。研究指出，SEB 的失效机理与器件内部寄生晶体管的导通有关[85-87]；而 SEGR 是指高能粒子诱发栅介质层局部击穿的现象[88-89]。由于空间技术的飞速发展，功率MOSFET的SEB和SEGR机理及其加固技术一直受到国内外学者的高度关注，在理论和实验技术方面都进行了深入的研究，并且取得了大量有价值的实验数据与结论。
1.SEB
Roubaud 对 SEB 的仿真结果与实验结果进行了对比，发现 SEB 的触发条件是足够的 LET 及合适的粒子入射位置[90]。Luu 等人给出了粒子入射位置和深度对SEB的影响，确定了激发器件SEB的敏感区域是外延层[91]；另外，粒子的种类和入射角度也会影响器件的 SEB 阈值电压[92-93]。Johnson 等人研究了温度对SEB 的影响，发现温度上升时器件的抗 SEB 能力增强[94]。Liu 等人给出了一种SEB 的非破坏性试验方法[95]。国内对 SEB 的研究起步较晚，郭红霞等人对 n 沟道 VDMOSFET 的 SEB 进行了仿真，发现降低载流子寿命、增大基区宽度、降低发射极掺杂浓度可改善器件的SEB灵敏度[96]。杨世宇等人利用252Cf源对SEB进行了试验研究，发现在电路中加限流电阻可以有效地抑制 SEB[97]。唐本奇等人建立了 SEB 等效电路模型，利用 Pspice 对功率器件的 SEB 进行了研究[98]。针对SEB的加固，主要是对寄生晶体管进行优化[99-100]。Liu等人发现添加缓冲层改变了漂移区电场分布，进而改善了器件的抗 SEB 性能[101]。Wang 等人通过扩展 P 体区和N+缓冲层[102]、源区肖特基接触[103]对槽栅MOSFET的SEB进行了加固。Wan等人提出利用高 k 栅介质 Si3N4也可达到加固效果[104]。高一星、胡冬青、贾云鹏等人分别提出变掺杂缓冲层结构[105]、多缓冲层结构[106]、线性掺杂缓冲层结构[107]都可提高器件的抗SEB能力。Zhang对SiC功率器件的失效机理进行了研究，表明SiC材料的抗SEB能力比Si材料的好[108]。Shoji等人发现SiC功率二极管SEB损伤区域为环状，并且给出了烧毁区域直径的解析模型[109]。Capotondi等人通过仿真和实验证明，当 SEB 导致器件温度高于 SiC 熔点的时间足够长时，SiC 晶格将永久损坏[110]。Christian 等人通过实验发现 SiC 功率器件的 SEB 阈值电压比Si器件的更接近器件的理论击穿电压，即SiC器件具有更好的抗SEB能力[111]。
2.SEGR
Titus 和 Lauenstein 给出了入射粒子种类和 LET 值对 SEGR 阈值电压的影响[112-113]。在栅介质层厚度对 SEGR 影响的研究中，当厚度为 30～150nm 时，SEGR阈值电压与厚度成正比[114]；当厚度小于30nm时，氧化层越薄，其SEGR抵抗能力反而越强[115-116]。Allenspach 等人发现只有当粒子从器件颈区中心垂直穿过时，SEGR 才最易发生，并且给出了 SEGR 阈值电压的预测手段[117]。Savage 等人的研究表明，随着器件颈区宽度的减小，SEGR 阈值电压增加[118]。Titus等人发现p沟道和n沟道的抗SEGR能力相同[119]。Javanainen等人提出使用 SiO2-Si3N4堆垛结构的氧化层可对 SEGR 进行加固[120]。Zhang 对 SiC 器件的SEGR进行了研究，发现在相同的条件下，SEGR仿真结果与Si基器件的基本一致[108]。王小荷等人从器件结构和工艺技术两方面，对功率 VDMOS 器件 SEGR进行了加固研究，并通过地面模拟实验验证了加固手段的有效性[121]。针对 SiC 各向异性的研究，Lade 等人采用张量形式描述了迁移率各向异性[122]。Hatakeyama等人建立了适合进行数值模拟的各向异性碰撞电离模型[123]，并且基于各向异性模型对SiC IGBT的特性进行了研究[124]。刘莉等人对不同晶面6H-SiC MOSFET的击穿电压及其温度特性进行了分析，发现在不同的晶面上器件的击穿电压不同，但都具有正温度系数[125]。陆秋俊等人发现 SiC 的各向异性导致（0001）晶圆器件的击穿电压高于
晶圆器件，同时超结器件由于存在二维电场，使得各向异性对器件击穿电压的影响减小[126]。
在新型结构SEE的研究方面，Yu等人研究了槽栅ACCUFET的SEB，发现槽栅ACCUFET的抗SEB性能强于传统的槽栅MOSFET[127]。Huang等人通过仿真发现，由于存在横向电场和较低的垂直电场，使得超结 VDMOSFET 抗 SEB 和SEGR 的能力均强于标准 VDMOSFET[128]。随后，Ikeda 等人通过实验得到了不一样的结果，超结VDMOSFET和标准VDMOSFET抗SEB的能力基本一致，但在保持低导通电阻的同时，超结 VDMOSFET 可通过减小芯片尺寸来提高抗 SEB 的能力[129]。针对前期研究成果的差异，Zerarka 等人通过二维数值仿真研究了超结VDMOSFET 的 SEB 的失效机理与敏感区域，结果表明仅在高压情况下超结VDMOSFET 才具有比标准 VDMOSFET 更好的抗 SEB 的能力[130]，这也说明了前期研究结果不同是因为两者的研究条件存在差异。Katoh 等人通过实验研究了温度对超结器件SEB的影响，并对其机理进行了分析[131]。
1.3.4 可靠性评估与加固技术
1.可靠性分析及评估
1999 年，Kayali 对半导体器件在邻近空间中的可靠性进行了研究[132]，指出可靠性与概率统计、时间和失效概念有关。Choudhury 等人介绍了 3 种准确、可扩展的逻辑电路可靠性分析算法[133]，包括可观测、单路径和最大 k 门失效的可靠性分析方法。Levitin 等人估计了具有同一错误的串并联多状态复杂系统的可靠性[134]。Castet 等人分析了卫星及其子系统的故障和多态错误[135]，并对其可靠性进行了非参数化分析和威布尔函数拟合。Natasa 等人将二进制判决图（Binary Decision Diagram，BDD）和代数判决图（Algebraic Decision Diagram，ADD）应用于电路可靠性的同一符号分析中[136]，估计了逻辑电路对软错误的敏感性，从不同方面对可靠性进行了分析，如输出端的敏感性、单个逻辑对某一输出及整个电路可靠性的影响，电路可靠性与扰动脉宽、幅值等的依赖关系等。Felix 等人对高 k 栅电介质辐射效应下的可靠性进行了研究[137]，发现一些栅介质对重离子诱导的辐射效应具有很好的容错能力。
除了对电路可靠性的分析，人们对电路可靠性的评估也进行了一定的研究。2001年，Jones 等人基于非常数故障率模型，提出了一种可靠性估计方法[138]。2008 年，Franco等人基于信号概率提出了一种纳米CMOS电路的可靠性分析方法[139]，认为进入纳米尺度后，信号概率是逻辑遮掩能力及多个故障同时发生的函数。2012年，Liu 等人基于概率转移矩阵理论建立了 SEU 和串扰影响下纳米 CMOS 电路可靠性的评估模型[140]，并通过定义扰动的多状态系统和信号概率模型，结合通用产生函数，考虑逻辑遮掩、电气遮掩及串扰效应的影响，建立了纳米 CMOS电路在SET下的可靠性的综合评估模型[141]。
2.抗辐射加固技术
通过抗辐射加固技术可以有效地提高系统在辐射环境下的可靠性。目前，IC的抗辐射加固技术主要包括技术加固、设计加固和系统加固[142-143]。最常见的是设计加固和系统加固。技术加固主要从工艺上提高器件的抗辐射能力，如 SOI工艺[143-144]、外延体积 CMOS 工艺[142]及具有天然抗辐射能力的新兴纳电子器件（如纳磁体逻辑器件）等[144-145]。设计加固是在标准 CMOS 工艺基础上通过设计来实现的加固技术，但这种方法通用性较差，需要根据电路的结构和用途来进行专门设计，如针对存储单元的加固技术有具有选举权的三模冗余、栅电阻加固、反馈结构加固，以及汉明编码、解码逻辑模块等[146-147]，针对组合逻辑电路的加固方法有源偏置隔离阱晶体管加固[148]、敏感结点传播路径选择性加固[149]等。系统加固是通过软件或硬件系统来实现加固的方法，如变量复制、基于结构冗余的三模冗余及基于信息冗余的错误纠错冗余等[142-143]。此外，加固技术还有时间冗余、C-element冗余及其相关的改进方法[150]。
此外，针对 SET 的加固设计也引起了诸多研究者的广泛关注。2004 年，Maheshwari 指出在深亚微米电路的可靠性加固设计中需考虑的两个关键因素是故障容错性和功耗[151]。Choudhury 等人采用电源电压和器件尺寸优化技术[152]，给出了一种70nm集成电路可靠性和功耗折中的加固方法。Zhou等人对70～180nm的电路，利用逻辑门的不同逻辑遮掩概率，对遮掩概率最小的逻辑门进行了加固[153]，在提高电路可靠性的同时，使得面积、功耗、时延开销最小化。Almukhaizim等人基于关联功能性冗余互连线的选择性增加，采用电路的逻辑功能，提出了一种减少软错误的设计方法[154]，以降低SET到达主输出的概率，进而提高系统的可靠性。Chen等人基于物理机制，采用抗辐射设计（Radiation Hardened By Design，RHBD）技术加固 90nm CMOS 电路[155]，通过减少 SET 的脉冲宽度实现了抗辐射性能。Smith利用双模冗余技术检测时序电路中SET的发生[156]，当发生SET时，将电路“冻结”，随着时间的变化，SET 逐渐消失，再将电路“解冻”，通过此操作实现了时序电路的抗SEU和SET加固。
利用这些加固方法，国内外学者设计了很多抗辐射电路结构，如加固存储单元的 ROCK 单元、WHIT 单元、DICE 单元、LIU 单元、HIT 单元及 HAD 单元等[12，157-158]，以及加固的寄存器、微处理器、差分压控振荡器、D 触发器、鉴频鉴相器、锁存器、放大器、可编程逻辑阵列SRAM等[159-166]。